Aprenda a Construir Bancos de Teste OVM & UVM do Zero

Comece a Construir Bancos de Teste de Verificação em SystemVerilog

Avaliação: 4.6 de 53014 avaliações

Total de Horas: 5.5

Aulas: 36

Nível de Dificuldade: Todos os Níveis

Comece a Construir Bancos de Teste de Verificação em SystemVerilog

A indústria de Verificação está rapidamente adotando a Metodologia UVM baseada em SystemVerilog para a maioria dos atuais ASIC/SOC Designs. É considerada uma habilidade fundamental para qualquer trabalho na área de design/verificação de VLSI de front-end. Este curso irá ensinar os conceitos básicos de duas metodologias similares - OVM e UVM. Você aprenderá como codificar e construir bancos de teste reais baseados em UVM do zero. O curso inclui muitos exemplos, tarefas, questionários e fóruns de discussão. Você também terá tarefas práticas para construir um ambiente completo de Verificação UVM para um protocolo de barramento SOC popular chamado APB Bus. O que você aprenderá: nan